Intel прекратил поддержку Pathfinder для RISC-V😮

После не лучшего в истории компании отчета о доходах, Intel, видимо решила закрыть неприбыльные направления внутри компании.
Под сокращение, кроме Pathfiner'a попала и программа разработки сетевых коммутаторов.

Теперь новостные ресурсы рассуждают, верную ли Intel сделала ставку на RISC-V и означает ли остановка поддержки Pathfinder знаком, что Intel не заинтересована в разработке программных и аппаратных решений в экосистеме RISC-V?

3dnews рассказывает, что программа Pathfinder является "проявлением доброй воли со стороны Intel по отношению к сообществу RISC-V".
Ведь мир проектирования процессоров только и построен на жестах доброй воли. Немного странно видеть такие фразы в околотехническихх текстах🥲

Pathfinder собрал основные компоненты программной разработки и прототипирования в одну платформу [смотри пикчу]. Фактически это большой SDK, с поддержкой ряда opensource ядер в бесплатной лицензии и коммерческих в случае покупки лицензии.
В качестве IDE выступает старый-добрый Eclipse, симуляторы qemu, Imperas (в платной версии), набор OS из freertos, yocto и всего того, что можно и так найти на просторах git'a.

Для того, чтобы получше понять, что такое Pathfinder посмотрите этот доклад.

Вот я смотрю на этот набор программных пакетов и не могу понять для кого это решение? Кто потребитель? Какие задачи решает Pathfinder?

Если это платформа для энтузиастов или маленьких дизайн-центров, то в качестве отладочной FPGA платы можно купить только специальную плату, которая поддерживается в Pathfinder'e. Такое ограничение думаю резко снизило востребованность в данной платформе. При этом нету возможности написать конфиг для кастомной отладочной платы на базе ПЛИС от Intel/Altera, что усложняет интеграцию Pathfinder в рабочий процесс. Энтузиастам зачастую проще купить условный icebreaker за 80$ и самому развернуть маршрут HDL/HCL to .bin, C to .hex и прикрутить отладчик по jtag, нежели отдать 500$ под отладку и радоваться готовому решению.
Для больших компаний есть свои, настроенные под внутренние нужды, CI/CD процессы, где уровень автоматизации, как минимум не ниже, чем в продукте от Intel.

По итогу так и неясно кто конечный потребитель продукта и чем этот продукт должен привлекать новых пользователей. Возможно проблема в том, что пиарщики и менеджеры Интела так и не объяснили внятно, подробно, с юзеркейсами что же такое Pathfinder и как его готовить.

Если говорить о заинтересованности Intel в RISC-V, то давайте не будем забывать, что компания запустила - Intel Foundry Services. На техпроцессе Intel 4 уже испекли чип для SiFive.
Или новость о инвестициях $400m
в Barcelona Supercomputing Center - для разработки нового поколения zettascale суперкомпьютеров на базе RISC-V.

Выводы о заинтересованности Intel в RISC-V каждый сделает сам.
Stay tuned☺️

Программно-аппаратная платформа VOSTOK UNO-VN035 в формате Arduino UNO на базе российского RISC процессора

Компания Vostok отгрузили первую партию плат на базе процессора от НИИЭТ 1921ВК035.

На сходстве в форм факторах печатных плат — сходства с Arduino Uno заканчиваются.
В качестве контроллера стоит не 8-битная ATmega328P, а 32 битный RISC контроллер. (скорее всего ARM, но подтверждений этому на сайте НИИЭТ не нашел)

В документации на отладочную плату MotorControlBoard удалось найти информацию о ядре микроконтроллера — ARM Cortex-M4F. Так же для лучшего понимания продуктовой линейки НИИЭТ можно ознакомиться с этой статьей.

Что бросается в глаза - А где корпус? ❔
Или это такая же фишка, как у Амура?
Видимо с корпусированием всегда сейчас большие проблемы. Ждем версии в родном керамическом пластиковом корпусе.

Цена сейчас не маленькая 5000-7000 рублей за отладочную плату, но обусловлено это "исключительно себестоимостью изделия на малых партиях, как с точки зрения стоимости производства, так и с точки зрения комплектующих".

Что там по ТТХ микроконтроллера?

• Тактовая частота, МГц 100
• Память ОЗУ: 16 Кбайт; ПЗУ (FLASH): 64 Кбайт
• Интерфейсы CAN,UART-2, SPI, I2C
• Напряжение питания, 3,3В (± 10 %)
• 16-канальный DMA
• Система отладки с интерфейсами JTAG и SWD
• FPU

Документацию на микроконтроллер 1921ВК035 можно найти тут.

Программировать микроконтроллер можно, как и через Arduino IDE, так и через Platform IO.
Инструкции смотри в телеграм канале Vostok.

Новость отличная, рад видеть разнообразие на рынке ЭКБ.
Остается пожелать удачи коллегам с выходом в mass production☕️

p.s. получается "разморозились" на Востоке. Судя по фото платы в статье на хабре вся проблема лежит как раз в массовой производстве и корпусировании контроллеров

Open-Source Posit Dot-Product Unit

Всем привет. Сегодня принес вам интересный opensource проект 😳
Вдобавок ловите ссылку на статью с arxiv'a.

В статье рассказывается о блоке обработки скалярных произведений в формате Posit.
Если до этого никогда не слышали про Posit, то вот ссылка на серию статей на Хабре и ссылка на мой доклад с конференции FPGA-Systems.

Все исходники написаны на SystemVerilog - никакого вам нагенеренного VHDL через FloPoCo, как в случае с проектом PERCIVAL или HCL Chisel.
Результат работы FloPoCo можете посмотреть тут.

Чем интересен этот проект?
◽️Во-первых по сути первая открытая реализация не простого умножителя или сумматоре в базисе Posit-арифметики, а целый параметризуемый Dot-Product Unit.
◽️Во-вторых большой простор для модификации и контрибута в opensource. Например, у Posit есть два формата декодирования входной битовой строки. Классическая, представленная в стандарте и hardware-friendly от Густафсона и Йонемото. Или почему бы не прикрутить тест на базе cocotb для верификации. Для этого даже есть user-friendly библиотека SoftPosit.
◽️В-третьих проект написан без 3rd party IP, никаких привязок в синтезе под ASIC, или под определенное семейства FPGA. Чистый HDL, что еще нам нужно-то?
Из минусов - никаких тестовых векторов и тестбенчей [см пункт 2].

Задел отличный, как и для инженерного, так и для академического творчества💻

Stay tuned 😎

RISC-V Summit в Европе 😱

Всем привет. Сегодня принес вам свежий анонс - европейский RISC-V Summit.

Место проведения: Барселона🇪🇸
Даты: 05.06.2023-09.06.2023

Сейчас открыта стадия Call for Submissions [прием заявок на выступление и докладов]. Если заинтересованы в выступлении на RISC-V Summit Europe подать текст с черновым описанием вашего доклада нужно до 13-го Марта. Подробнее расписание смотри в разделе Important Dates.

Список тем для подготовки докладов:

▫️ Automotive
▫️ Cloud computing
▫️ Compilation and code optimization
▫️ Embedded systems, IoT, edge computing
▫️ Hardware/software co-design
▫️ High-performance computing
▫️ Open EDA tools
▫️ Open-source hardware and open silicon
▫️ Operating system and software ecosystem
▫️ RISC-V related educational activities
▫️ RISC-V ISA extensions
▫️ Systems-on-Chip, including processor cores, accelerators, peripherals
▫️ Security and functional safety
▫️ Verification
▫️ Any other topic related to RISC-V and open hardware

Так что если есть что рассказать — бегом писать абстракт и гуглить специфику оформления визы👨‍💻

SiliWiz aka кремниевый маг 🧙‍♂️

Всем привет. Принес вам интересный ресурс/курс SiliWiz.

Что это и для кого это?

Это небольшой курс на базе открытых инструментов проектирования, которые могут помочь вам получить базовое понимание того, как работают и производятся полупроводники. Без преувеличения можно смело сказать, что полупроводники - самая важная технология 21 века.
Так что самое время разобраться что это за semiconductor, и почему долина кремниевая, а не силиконовая😅

Исходники инструмента для рисования логических гейтов в открытом доступе на github. Поковыряться в коде можно тут.

Для себя нахожу этот курс очень самобытным и занимательным. Вся моя работа RTL инженера лежит в части frontend'a цифрового дизайна. Настало время спуститься на уровень backend'a и изучить, что происходит на уровне проектирования логических гейтов 🤓

Как я понял курс является демо-версией платного курса Zero to ASIC. Если интересно с подробностями сможете ознакомитесь по ссылке выше.

Stay tuned! 😎

RISC-V процессор серверного класса😘

Все привет. Сегодня поговорим что интересного было представлено на мероприятии RISC-V Open Hours от 8-го февраля [см. запись на youtube].

Не так давно, на зимнем RISC-V Summit в Сан-Франциско компания Ventana анонсировала 192-ядерный процессор серверного класса.
Теперь с анонсом выступила компания SOPHGO, представив процессор SG2042 и двух-сокетный RISC-V Server.
Процессор SG2042 состоит из 64 ядер, [на двух-сокетной плате умножаем количество ядер на 2], с набором инструкций RV64GC — поддержки вектора, гипервизора, битманипа нет. По когерентной шине ядра общаются с ОЗУ на базе DDR4 и PCIe 4.0 (денег на ip не пожалели). Подробнее блок-схему архитектуры чипа смотри на этом слайде.

Помимо двух-сокетной платы, представили Pioneer Board в форм факторе microATX, и Pioneer Box [Whats in the box!?], где судя по описанию есть видеокарта AMD RX550, адаптер Intel AX210, 1TB Nvme SSD, проводной адаптер 10GbE с двумя портами SFP+ и внимание... RGB CPU cooler 🥳
Да, они отдельным пунктом прописали, что в их системе Pioneer Box не просто кулер, а с красивыми огонечками.

Думаю, 2023 год можно объявлять годом анонсов серверных процессоров и прототипов на базе RISC-V ISA. Что же касается новинки от SOPHGO странно сегодня видеть релизы серверных процессоров без поддержки H, V, B расширений.
Причем в этом же докладе SOPHGO представили RISC-V MPU CV1800B c подписью Vector, но так и не уточнили это полноценный V-ext или какая-то фича для около векторных вычислений аля аппаратный вычислитель для вычисления функции активации или операции свёртки. Вменяемую документацию найти не удалось, поэтому, пока что довольствуйтесь моими и своими догадками 👨‍💻

Stay tuned! 😎

The OpenROAD 7nm Physical Design Contest 🤔

Всем привет, сегодня расскажу вам о контексте от OpenROAD.

OpenROAD это открытый маршрут проектирования RTL-to-GDS. От этапа написания Verilog кода, до отправки заветного архива с GDS на фабрику.
Примеры открытых проектов, разработанных при помощи инструментария OpenROAD вы можете найти на сайте efabless в разделе Open MPW.
Например, проект микроконтроллерного ядра. Аналог AtMega328 [аналог по функционалу, но с лучшим перфомансом]. Ядром микроконтроллера выступает opensource IP от Syntacore SCR1.

Контест подразумевает работу не с HDL, а с инструментарием OpenROAD и 7нм [7нм Карл!] учебной библиотекой от ASU. Так что, software инженеры, самое время коллабится с железячниками и вкатываться в контест.

На контесте два основных направления.

Problem A Best Performance. Задача — работая с репозиторием OpenROAD-flow-noscripts добиться лучшего перфоманса для целевого дизайна. Критерий лучшего перфоманса "Best fmax with 0 wns".

Problem B Best Possible Runtime. Репозиторий тот же, но теперь нужно добиться наилучшего Runtime без значительных отклонений по площади и частоте для целевого дизайна. То есть улучшая показатель рантайма ваши изменения в конфигурационных скриптах не должны превратить дизайн процессора в счетчик или в огромный последовательный сумматор. "For the given machine setup, minimize runtime for best area and performance."

В качестве целевых дизайнов предлагается 3 ядра на базе RISC-V:
1) RISC-V32i
2) ibex
3) swerv_wrapper

Награда за победу в одной из категорий 500 долларов 💰

Процесс регистрации в контесте, сроки, системные требования для установки OpenROAD, дополнительные призовые категории, смотри на сайте соревнования. Так же на сайте найдешь канал в gitter, slack, e-mail, куда можно задать любые интересующие тебя вопросы. 🤓

GLHF! 😎

HAL open science ✏️

Всем привет 👋🏻
Принес вам полезных ссылочек🚀

Сегодня расскажу, где искать научные публикации, кандидатские диссертации, чтобы отслеживать какие тренды на сегодня являются актуальными и популярными.
Умение пользоваться открытыми архивами — достаточно важный навык, как и для RnD задач, так и при подготовке квалификационных работ.
А если еще связать авторов работ с их LinkedIn 🎰 профайлом, то из открытых источников можно понять, чем занимается та или иная компания. Например, в 2021-м обсуждали, как Chisel, FIRRTL и RISC-V начали фигурировать в описании вакансий у Intel, AMD, Nvidia.

Думаю, все знают про arXiv, IEEE Xplore, а вот про HAL open science, как правило народ не слышал.
HAL [загляни на вики, название выбрано не просто так🤓] — бесплатный электронный архив научных статей. Ориентирован в первую очередь на французских ученых, но участие в нём никак не ограничивается.

Пользоваться очень просто. Переходишь по ссылке из заголовка поста и вбиваешь ключевые слова, которые тебе интересны.

Вот, например, статья про отказоустойчивое RISC-V ядро, с поддержкой векторного расширения.

Или можете тебе интересно как выглядят кандидатские диссертации в европейских вузах? Вот диссертация про компромисс между энергопотреблением и точностью в FPU вычислителях.

В заключении поста поделюсь еще классным твиттер-аккаунтом.
Автор HPC энтузиаст, и в его твиттере часто проскакивают ссылки на крутые исследовательские работы. Например, вот эту статью, я подсмотрел в аккаунте Underfox'a.

Stay tuned! 😎

А что почитать? 📖

Всем привет. Сегодня принес вам книгу ссылку на книгу, которую прикупил.

Речь идет о книге Chip War: The Fight for the World's Most Critical Technology. Книгу написал историк экономики Крис Миллер.

Интересно посмотреть на противостояние США и Китая в борьбе за новую нефть и газ [примерный перевод CEO Intel'a. Да, сегодня новый ресурс — это чипы, подробнее читай по ссылке выше] с точки зрения человека со степенью по истории из Йельского университета.

Как же так, не прочитал книгу, а уже советуешь? 🧐
Не совсем. Подкупило меня в этой книге три вещи:

1. Интервью Криса с обсуждением книги.
2. Огромное количество положительных отзывов на Amazon.
3. О книге писали в The Economist, Forbes. Что-то это да значит.

Покупать, пиратить, читать или не читать - дело каждого, но не поделиться с вами этой находкой я не мог.


Stay Tuned! 😎

Подготовка к хардверному собесу в FAANG? 😱

Всем привет 👋🏻
На реддите наткнулся на занимательный пост. Новый сервис chipdev.io предоставляет услуги по подготовкe к интервью с инженерами из топ компаний, аля Apple или Nvidia.

Испытываю достаточно противоречивые чувства к данной бизнес модели и по большей степени негативные.
С одной стороны это прекрасная возможность получить фидбек от квалифицированного инженера из топ.тех компании и начать работать над своими пробелами в знаниях.
С другой стороны это кажется сервис по натаскиванию на прохождение собеседования в определённую компанию, что кажется как минимум не этичным.
Стоп, хардвер инженеры придумали репетиторов? 🛑
А самое забавное, что будет с кандидатом через пару месяцев, когда онбоардинг закончится и нужно будет решать реальные задачи, а не проходить интервью? 🧐

Кажется, самая малина тут для анонимных спецов из условного FAANG'a:
1) за деньги собеседуем пытливого кандидата
2) если не совсем плох, то говорим какие пробелы закрыть, что изучить
3) через пару месяцев кидаем рефералку и собесим к себе в команду
4) получаем премию за баунти программу
5) ...
6) PROFIT!

Что думаете о таком подходе? Добро пожаловать в комментарии для обсуждения ⌨️

System Verilog Assertion и синтаксический сахар, разбираемся |=> или |-> ##1

В рамках данной рубрики мы уже обсуждали подходы для описания процедурных блоков always (ссылаясь на утекшие код-стайл гайдлайны от Intel), оператор inside, а теперь добрались до SVA.

Наткнулся на интересное сообщение от Юрия Панчула в чате Школы Синтеза.

Обсуждается вопрос, как лучше описывать задержку для проверки выражение в следующем такте: через |=>, что является синтаксическим аналогом неблокирующего присваивания, или через оператор |-> ##N (привет задержкам в синтезируемом коде).

Небольшой ликбез для энтузиастов, которые еще не сталкивались с ассёршинами.
SystemVerilog Assertions (SVA) используются для проверки соответствия поведения цифровой схемы заданным требованиям и свойствам. Это позволяет выявлять ошибки в проектировании на ранних этапах верификации и ускоряет процесс разработки.
Например, мы знаем, что в одном такте не может произойти N взаимоисключающих событий, такое условие мы можем описать при помощи SVA, объединяя сигналы оператором конкатенации и используя функцию $onehot. Смотри пример для csr блока в дизайне scr1.

Вернемся к нашему синтаксическому сахару😋
Основные доводы для замены |=> на |-> ##1 из статьи Каммингса:

1) для описания SVA достаточно |->, а оператор |=> избыточная надстройка, заменяемая |-> ##1;
2) инженер может перепутать операторы |-> и |=>, а при явном описании величины задержи ##1, ##N, ##0 выстрелить в ногу становится сложнее;
3) поговаривают, что в ARM в кодстайл гайде запрещается использовать |=>
Доверяем ли мы инженерам ARM'а в этом вопросе? 😁

"At multiple DAC conferences many years ago (~2004 and ~2005), my colleague, Alan Hunter of
ARM shared that ARM engineers were not allowed to use |=> instead they were required to use
|-> ##1"

Подробнее ознакомиться с сабжем можно в статье Каммингса [линк на pdf], раздел 9. А обсудить описание SVA или почему опять инженерам нечем заняться кроме придумывание очередного гайдлайна всегда можно в комментариях 💬
#bestpractice

Хакатон SoC design challenge 2023

Всем привет 👋🏻
В прошлом году прошел первый в России хардверный хакатон [заметка на сайте RISC-V].

Прошел год и пришло время анонсировать второй хакатон SoC Design Challenge.

На хакатоне, помимо прошлогодних треков: Функциональная верификация, Топологическое проектирование, RTL проектирование появилось направление RTL проектирование PRO. Это новый трек для инженеров в области аппаратной разработки, которые уже имеют опыт проектирования процессоров.

Подробнее о том какие были задания в прошлом году на треках топология и верификация можно прочитать в заметках на хабре. Про трек RTL проектирование можете прочитать мою заметку на канале.

Что нового в этом году❔

Задачи по трекам остались в той же направленности но были прокачаны по функционалу. В частности потому что теперь хакатон рассчитан на 3 дня с пятницы по воскресенье.

На RTL треке вместо двух стадийного процессора дается 5 стадийный процессор с архитектурой RV32IM, что дает больше путей по его оптимизации и улучшению не зацикливаясь на задачи банального увеличения стадий вычислительного ядра. Так же задача увеличения стадий вычислительного ядра усложняет верификацию ядра. Теперь участники работают над IP-сore максимально приближенным к индустриальным решениям микроконтроллерного класса.
Верификация. Заменен проверяемый дизайн для большего функционального покрытия и вариаций проверяемых ситуаций. Так же идея осталась в написании констрейнов для готового testbench.
Топология. Улучшены дизайны которые необходимо разработать и провести их моделирование и экстракцию.

FAQ
1) Ого! Крутотенюшка. Как подать заявку на участие? 🧐

На страничке SoC design challenge найдете ответы на все вопросы по регистрации и участию.

2) До какого числа открыта регистрация? 📅

Сроки подачи заявки на участие - до 7 апреля включительно.

GLHF 😎

SAPEON X220 AI accelerator chip

Сегодня поговорим о ускорителе инрференса нейронных сетей от SAPEON.
Раньше я не встречал ускорителей, которые работают только с целочисленной арифметикой. На выбор int4/8/16 и никаких тебе флотов-754, брейнфлоатов и тем более позитов.
Что из себя представляет SAPEON X220? Наша любимая числодробилка с внушительными тэрраопсными вычислительными показателями - Сomputation Capability
(INT8)
87 TOPS
Boost 100 TOPS
(данные взял из этой презентации)
Для сравнения у NVIDIA A2 -
Peak INT8 Tensor Core 36 TOPS | 72 TOPS*

1)при этом нвидия отлично работает с флотами
2) *With sparsity - 72 TOPS достигается при наличии большого количества нулей в наборе данных

Выше нашел только у VERSAL от AMD/Xilinx,
с показателем 145 TOPS (INT8).

Стоимость продукта для сравнения с конкурентами пока не известна, ждем апдейтов на сайте производителя.

Вопрос к читателям 🤓 канала. Насколько распространен подход инференса нейросетей используя только целочисленную арифметику? Я от темы ML/AI далек и буду рад любым ссылкам и ответам в комментариях 😅

Всем привет. Пришел к вам за фидбеком. Думаю добавить немного образовательного контента на канал и хочется понять, что именно вам может быть интересно. У меня на канале, как уже и матерые RTL разрабы, так и стажеры, студенты и люди не связанные с разработкой hardware.

Сейчас в планах есть несколько направлений в которых хочется поработать с каналом и хочется разобраться насколько вам интересные/неинтересны следующие темы.

1) Пройти избранные, с точки зрения автора канала конечно же, лабы из курса RVfpga и подготовить лонгрид с разбором и дополнительными разъяснениями лабораторной работы. Например, приглянулась 17-я лаба Superscalar Execution. Столько раз рекламировал этот бесплатный курс, следующий шаг начать его проходить на канале 😎
2) За время работы, учебы, преподавания скопилась коллекция вопросов и задачек по HDL, компьютерным архитектурам, цифровому синтезу. Вижу примерно такой вариант, я прикладываю скриншот с кодом на языке Verilog/SV и ваша задача найти и написать, что с ним не так с синтаксической точки зрения или с точки зрения синтеза, а может с точки зрения логики работы блока. Либо разбираем академические задачки/вопросы с курса по компьютерным архитектурам, что-то из серии:
Количество инструкций, извлекаемых за один такт тактирования - определяется архитектурой или микроархитектурой процессора?
3) Сейчас в работе начал активно применять cocotb. Не скажу, что cocotb прекрасен для всех задач верификации, но в контексте компьютерной арифметики, когда у тебя поток входных данных и выход, который нужно сравнивать с некоторой золотой моделью в этой области cocotb + python просто изумительны.
На python легко нагенерить необходимые данные, а cocotb позволяет накидать простенький юнит_тест, не спотыкаясь об синтаксис SV. Стильно, модно, молодежно. Собственно думаю почему бы нам не написать очередной матричный умножитель/ FMA для условного int4 и не верифицировать его при помощи cocotb?

Для дискуссии, обменом мнений и предложений велком в комментарии и не забудь пройти опрос под этим сообщением🙃