Наконец-то дошли руки до XiangShan

Давно хотел разобраться с chisel, посмотреть как себя ведет сгенерированный verilog под vivado/quartus.

Спустя несколько часов, прописывания
всех environment, установки chisel, jdk, verilator, изучения issue на китайско-английском языке пришел к следующим выводам:

1. с 16 гб собрать процессор даже в минимальной конфигурации не получится.
# An error report file with more information is saved as:
# /home/nicktern/XiangShan/hs_err_pid12197.log
1 targets failed
XiangShan.runMain subprocess failed
Однако, вот тут у пользователя это получилось. в build config он прописал 16гб, но при этом реальной памяти было 24гб. Так что если у вас, как и у меня 16гб оперативки, то можно даже не пытаться

2. я бы не потратил несколько часов на попытки переписать build config, если сразу прочел бы Troubleshooting Guide, где на первой же строчке написано:

Make sure your device have enough memory. Xiangshan project is quite memory intensive. We recommand 32GB memory for MinimalConfig and 64GB memory for full XiangShan
🤦‍♂️🤦‍♂️🤦‍♂️

3. Хорошо, когда у процессора есть документация. Плохо когда она только на китайском.

Пока что буду подыскивать сервер для экспериментов и переключусь на Berkeley Out-of-Order RISC-V Processor, хотя кажется мне лучше все-таки начать с ChiselV😅

С ChiselV и правда оказалось все проще. Chisel to Verilog в этот раз не запросил 16+гб оперативной памяти. Дизайн с первого раза собрался под Vivado. Покопался в Verilator, нарисовал в консоли название лучшего FPGA комьюнити🤟🏻

p.s. @KeisN13, я знаю что ты уже хочешь написать. Статья для ПЛИС-систем в процессе

XiangShan продолжение

Машины с 64гб оперативки хватило, чтобы транслировать Chisel в Verilog.

XiangShan в минимальной конфигурации (осталось разобраться по докам на китайском, что же включает в себя сборка в MinimalConfig и чем отличается от других).
По времени ушло минут 40, что кажется вполне себе неплохим результатом.
Ограничил память ОЗУ для сборки минимального конфига в 40гб ( в Troubleshooting Guide рекомендуют 32гб, но решил взять запасом). Судя по тому, что выдавал репорт загруженности системы в топовой нагрузке сжиралось 50 гб ОЗУ🥲
Вопрос - к чему тогда параметр, который судя по описанию ограничивает максимальную загрузку ОЗУ?

Полученный Verilog файл весит 44мб, 680804 строк.

Далее интересно оценить hw utilization процессора и убедиться в том, что сгенерированный Verilog вообще синтезизурется.

Закинул сгенерированные файлы в Vivado, выставил флаг out of context. Собирал проект под самый жирный Artix, увы под Kintex/Virtex синтезить не позволяет лицензия.

Итоги синтеза смотрите на картинке.

Для тех кому интересно поэкспериментировать с Chisel небольшой advanced list:
◽️Официальный сайт проекта;
◽️Chisel Tutorials;
◽️Лабораторные работы в Jupyter Notebook в браузере (не нужно ничего устанавливать на локальную машину);
◽️Лабораторные работы по Chisel от Technical University of Denmark;
◽️ Бесплатная книжка по Цифровому Дизайну на Chisel;
◽️ Ответ на вопрос о преимуществах работы с Chisel в сравнении с классическими проектирование на HDL;
◽️ Chisel/FIRRTL очень прожорливы к ОЗУ. О текущих проблемах и развитии компилятора Chisel/FIRRTL рекомендую посмотреть это видео.

p.s. за наводку на видео спасибо Игорю Фомину🤟🏻

AirPods за лабу?

В Berkeley Apple подкидывает мотивации студентам.
Выполнили лабораторные задания в команде раньше и лучше всех - получайте Airpods Pro.

Слайд стащил - отсюда [ссылка на загрузку презентации]

Напомню, что многие топовые ВУЗы давненько открыли доступ к большей части образовательных материалов.

Например презентации к лекциям в Berkeley по Computer Architecture and Engineering [CS152] можно найти тут

Приехала награда от RISC-V international😱😱😱

В этом году с командой школы синтеза подготовили и провели отличную сессию бесплатных занятий в Сколково, где так же были лекции и лабораторные работы по проектированию процессоров на базе RISC-V.

Лабораторные работы по теме RISC-V:

1. Микроархитектура однотактового процессора.

2. Микроархитектура конвейерного процессора и интеграция процессора с периферией.

3. Проектирование процессорного кэша и измерение его производительности.

Intel вошел в совет директоров RISC-V International

Intel уже не раз показывал заинтересованность к RISC-V.
Не так давно были слухи о покупке SiFive, позже Intel выпустили переиздание soft-процессора для FPGA, на базе ISA RISC-V.

Теперь де-факто Intel заявил, что готов выпускать чипы на базе RISC-V. После новостей о Custom Foundry на базе x86 ISA - это решение смотрится еще интереснее.

PERCIVAL - интересный open-source проект. RISC-V ядро с поддержкой Posit арифметики.
Статью на arxiv можно почитать - тут
О данном проекте я кратко упоминал во время RISC-V саммита, но тогда в проект еще не были добавлены исходники PAU (posit arithmetic unit). Причем исходники PAU - получены на генераторы арифметики с плавающей точки произвольной разрядности (смотри проект FloPoCo).

Погенерировать сумматоры, делители для плавающей точки онлайн и без регистрации - можно тут. На выходе получите .vhdl файл, который можете подцеплять в ваш проект (работает вроде бы только для некоторых семейств Xilinx, Altera/Intel)

p.s. сайт с online-генерацией решил упасть. Собрать FloPoCo на локальной машине можно вот по этому мануалу.

Intel будет лицензировать свои x86-ядра другим компаниям

Не так давно Intel вошла в совет директоров RISC-V International. Теперь Intel делает новый крутой поворот. Впервые в истории у Intel можно лицензировать IP x86 ядер для проектирования собственных СнК.

Условие только одно — клиенты не смогут выпускать чипы с блоками Intel на стороне, только заказывать их производство у самой Intel.

"We've made it such that either Arm or RISC-V cores would work in and also we've made it such that those connect seamlessly and cleanly to the Xeon by something called CXL. These buses are an open standard," Brennan added.

Интересно посмотреть на что способна x86 + RISC-V/ARM. Можно пофантазировать на условный Xeon в виде GP-CPU и кластер энергоэффективных RISC-V AI ядер🧐.

Кажется, что для задач кастомных аппаратных ускорителей модульная архитектура RISC-V прекрасно подходит.

Stay tuned

RISC-V в образовании

Коллеги из RISC-V International попросили поделиться с вами опросником о заинтересованности в подготовке, преподавании курсов на базе RISC-V. В любом из возможных направлений, будь то: Processor Design, Compilers, OS, Embedded System Design.

Ассоциация RISC-V стремится наладить контакты и оказать поддержку университетам, преподающим или заинтересованным в подготовке курсов на базе RISC-V.

Сообщите, какая поддержка от RISC-V вам была бы полезна.

Для обратной связи с RISC-V International пройдите опрос в Google Forms

Хакатон SoC design challenge

Всем привет. Хочу поделиться с вами анонсом хакатона от Yardo & МИЭТ.

Подробности найдете тут

На этом хакатоне я буду в составе жюри на треке RTL проектирование. Если ты студент и есть желание посоревноваться за крутые призы и 100-баллов в зачет индивидуальных достижений при поступлении в магистратуру МИЭТ - welcome😎

Стандарт Posit ратифицирован и опубликован

Рабочая группа стандарта Posit во главе с Джоном Густафсоном завершили работу над подготовкой документации для стандарта Posit.

Последние новости касательно Posit, документацию на стандарт, вы сможете найти - тут

Хакатон в МИЭТ

С небольшим запозданием хочу поделиться с вами впечатлениями от прошедшего хакатона. Я с коллегами из МИЭТ и Yadro отвечал за проведение трека RTL-проектирование.

Участникам данного трека давался двустадийный процессор. Задача участников - увеличить максимальную рабочую частоту процессора, путем оптимизацией hdl-кода, а так же увеличить показатель coremark путем добавления нового функционала, исправления старого.

Процессор был изначально написан с так называемыми "bad practice" и давайте разберем основные проблемы, которые были заложены в процессоры:

1) Умножитель для расширения M был представлен как произведение двух 33 битных операндов (+1 бит на знак для обработки знакового и беззнакового умножения на одном модуле). Имплементировался дизайн под Artix-7. И из-за микроархитектуры блока DSP48E1 - получался каскадный умножитель, который увеличивал критический путь схемы. Один из способов исправить это - переписать дизайн на итерационный умножитель добавив стадий, либо переписать умножение как результат склейки результатов меньшей разрядности.

2) Регистровый файл представлялся не RAM памятью, а объявлен через genvar, как набор 32-х регистров, к каждому из которых были подведены контрольные сигналы управления и тактирования.

3) Была испорчена стадия fetch. Для того чтобы переписать корректно логику выдачи инструкций процессору участникам нужно было обработать логику stall/kill для конвейера процессора (см. waveform в комментариях)

По поводу моих субъективных впечатлений. Невероятно рад, что удалось провести такой крупный hw-хакатон. Первый день сильно омрачила ситуация с серверами МИЭТ, которые не справились с нагрузкой и задержали старт хакатона. Больше всего конечно впечатлили участники. Кто-то ринулся реализовать сразу 5-стадийный процессор, кто-то пытался сделать умный предсказатель переходов, кто-то оказался более прагматичен и приступил к поиску текущих проблем в процессоре. Царила атмосфера инженерного творчества, что как мне кажется, является самой важной частью хакатона. Рад был познакомиться лично с каждым участником и надеюсь, что нам (организаторам) удалось разжечь в студентах интерес к профессии RTL design engineer.


stay tuned😎

p.s. Отдельная благодарность команде МИЭТ за подготовку заданий и предоставление площадки для проведения Хакатона. И персонально хотелось бы сказать спасибо команде Силантьева Александра за прекрасную подготовку материалов и инструментария для трека RTL-проектирование

OpenSource SoC на базе RISC-V с eFGPA QuickLogic

Кажется это первое ядро с открытым исходным кодом, где имплементирована eFPGA.
Наличие eFPGA позволяет реализовать кастомные решения для ускорения вычислительных операций, проектирования кастомного интерфейса.

Для ускорения арифметических операция на борту eFPGA находятся два блока MAC. Которые могут быть синтезированы в один 32-битный вычислитель, два 16-битных или четыре 8-битных.

На борту eFPGA ≈ 6k LUT(5)s, 4k FFs. По емкости соответствуетco, например, ice40up.

Программируется eFPGA непосредственно через CPU по шине APB.

Построен СнК на базе cv32e40p. Классическое 4-стадийное in-order ядро. Поддерживаемые расширения - RV32IM[F]C


Документацию на проект можно найти - тут
Подробную статью о имплементации eFPGA в SoC можно найти - тут

p.s. спасибо Мише Коробкову, что поделился ссылкой на проект

Совместная образовательная программа НИУ МИЭТ и YADRO

Хочу поделиться новостями о новых образовательных инициативах.

МИЭТ совместно с YADRO/Syntacore разработала дополнительную образовательную программу для студентов магистратуры.

Если вы ищете ВУЗ, чтобы получить актуальные навыки проектирования микропроцессорных ядер, узнать принципы построение СнК, изучить современные методики и инструментарий для верификации и проектирования топологии, то советую вам обратить внимание на данную образовательную программу.

Вы можете выбрать одно из трех направлений:

1) RTL-проектирование;
2) Верификация цифрового дизайна;
3) Топологическое проектирование;

Из плюсов данный программы хочу отметить, что часть лекций, семинаров, лабораторных работ будут проводить действующие инженеры из компаний Yadro/Syntacore. Это поможет вам получить наиболее актуальные и востребованные знания в полупроводниковой индустрии.


Все подробности - смотри в прикрепленном файле или спрашивай в комментариях к посту.

Вопросы по поступлению, подаче документов можно задать эксперту приёмной комиссии МИЭТ (Бобков Владислав Дмитриевич) или в приёмную дирекции Института МПСУ (+7(499)720-87-55, kaf_vt@mail.ru).

Премия Тьюринга

Хочу поделиться с вами сайтом Ассоциации вычислительной техники, где можно ознакомиться со списком лауреатов премии Тьюринга, а так же узнать, за какие именно достижения она была вручена.

Премия Тьюринга в мире Computer Science/Engineering имеет статус, аналогичный Нобелевской премии в академических науках.

В 2021-м году премию Тьюринга присудили Джеку Донгарра:

"За новаторский вклад в библиотеки численных методов, позволивший суперкомпьютерному программному обеспечению на протяжении четырёх десятилетий идти в ногу с экспоненциальным развитием оборудования".

Ознакомиться с научными публикациями лауреата 2021-го года можно на сайте ACM digital library.

А в 2017-м году премию получили Хэннеси и Паттерсон:

"За новаторский систематический и измеримый подход к проектированию и проверке компьютерных архитектур, оказавший долговременное влияние всю отрасль микропроцессорной техники"

Лауреаты Хэннеси и Паттерсон хорошо знакомые читателям книги: Компьютерная архитектура. Количественный подход.

RISC-V Summit China

24-26 августа в Китае пройдет трёхдневный саммит. С темами докладов преимущественно китайского RISC-V коммьюнити можно ознакомиться расписании докладов.

Пока что не понятно будет ли live-трансляции с секцией q&a, но в любом случае все видео обещали выложить в открытый доступ.

Остается еще надеяться, что спикеры будут выступать на английском языке, либо подготовят субтитры.

Для себя выявил несколько must see докладов:

1) XiangShan: practice of open source high-performance RISC-V processor agile design.

OpenSource процессор XiangShan разработанный Китайской Академией наук на языке Chisel. На прошлогоднем саммите коллеги из КАН рассказывали о параллельной верификации при помощи Verilator.

2) Ventus: An Open Source Hardware Implementation of GPGPU Based on RISC-V Vector Extension

GPGPU + Vector Extension всегда звучит интересно.

С учетом того, что в этом году ратифицирована спецификация на RISC-V Vector, а GPU в RISC-V явление редкое, посмотреть результат работы коллег вдвойне любопытно.

btw, про Ventus слышу впервые. До этого на слуху был Vortex. Осталось разобраться связаны как-либо эти проекты или нет.

3) DuVisor: a User-level Hypervisor on RISC-V

В этом году RISC-V планирует ратифицировать 15 новых спецификаций. Одна из них Hypervisor. Сейчас многие и отчасти заслуженно ругают RISC-V из-за отсутствия поддержки гипервизора. Важно посмотреть в каком направлении сейчас идет работа и как различные компании взаимодействуют с текущей спецификацией.

Berkeley Out-of-Order RISC-V Processor, Vector, Chisel, Джим Кэллер

Всем привет. Наконец-то появилось свободное время и желание что-то написать в канал.

За месяц с лишним в мире RISC-V произошло много интересных релизов поэтому самое время о них рассказать.
🐌🐌🐌
Успели и SiFive выпустить чип на фабе Intel’a, вышел очередной первый в мире ноутбук на RISC-V чипе, обновились требования RISC-V Profiles, появилась обязательное требование поддержки минимального наборе инструкций половинной точности fp-арифметики Zvfhmin Proporsal в ветке Vector Extension.

Но обо всем по порядку.

Сегодня хочу написать про крутое пополнение в мире процессорных opensource IP. Компания Tenstorrent у которой CTO & President Джим Кэллер представила интересный проект: RISC-V Ocelot.
Что такое RISC-V Ocelot? В основе лежит ядро BOOM, одно из первых ядер с полноценной поддержкой Out-of-order. Ядро написано на языке Chisel, в университете Berkeley.
В качестве модернизации процессора, были обновлены существующие исходники BOOM и отдельным in-order конвейером реализован VPU. В проекте представлена краткая микроархитектурная документация. Обратите внимание, что часть векторных инструкций, а именно конфигурационные векторные инструкции, разработчики решили имплементировать на базе существующих скалярных блоков, а не переносить всю логику обработки векторных инструкций непосредственно в VPU pipeline.

Чем интересен этот проект?
• Почти полноценная реализация Vector Extension ( нет поддержки исключений для векторных инструкций, векторного деления, и.т.д., подробности тут)
• Проект написан на Chisel hardware construction language
• Проект собирается и тестируется при помощи Chipyard Framework (сейчас разбираюсь как собрать Ocelot для оценки HW utilization, запуска простых тестов)

p.s. если у кого есть опыт работы с Chipyard отпишитесь в комментариях🙃

Почти первый в мире ноутбук на базе RISC-V или первый в мире ноутбук на базе RISC-V с opensource ядром.

Сразу поговорим о чипе. Процессор Alibaba T-Head TH1520 с 4-мя ядрами Xuantie C910 с рабочей частотой до 2.5ГГц.
Для тех кто следит за новостями в экосистеме RISC-V уже не раз видел Xuantie C910 в новостях.

Были новости о том, что представлен одноплатный компьютер на базе ядра Xuantie C910. Тогда процессор работал с 2-мя ядрами Xuantie C910 с тактовой частотой до 1.2 ГГц и графическим ускорителем Vivante GC8000UL.

Вторая новость по порядку, но не по значимости пропустили все новостные агрегаторы. От Хабра до ToмасХардвар. Ядро от T-HEAD Xuantie C910 интересно тем, что более чем год назад HDL-исходники были представлены в открытом репозитории на github.

На сайте производителя описаны основные характеристики ядра. При этом T-head не называет свое ядро RISC-V ядром. Название ISA от производителя: XuanTieISA (compatible with RV64GC). Чем хорошо и плохо разделение RISC-V ISA описаний поговорим в отдельном посте.

Что тут бросается в глаза - GC (IMAFD, Zicsr, Zifencei, C)- то есть поддержки V-ext нет и все векторные операции вынесены в отдельные NPU ядра в составе T-Head TH1520. Поддержка FPU операций F/D расширения + поддержка half-precision. Memory Managment sv39, со стороны разработчиков ПО уже во всю внедряется/внедрилась поддержка sv57/sv48.

Безусловно видеть ноутбук с открытым ядром (не СнК, а именно ядром) - интересно и приятно. Можно покопаться в исходниках, изучить строение процессора. Но никакого представления о устройстве 4-го ядерного процессора все еще нет. Какие там стоят IP, есть ли там те самые закладки, что за загадочные NPU и какие у них характеристики, какая именно модель GPU PowerVR стоит и многие другие вопросы все еще открыты.

С академической точки зрения видеть коммерческий продукт и иметь возможность поработать с ядром high-performance промышленного класса - уникальная возможность. Раньше для этого был MIPS µAptiv в академическом пакете mipsFPGA, и SweRV EH1 в обновленном курсе RVFPGA.