Xilinx Alveo U30
Одновременно с сервером был анонсирован новый ускоритель U30
Интересно, что это первая т.н. networkless карта (ради удешевления?) семейства Alveo, и если верить спекам, похоже что первая - на семействе Zynq 😱
Но простым смертным U30 похоже не доступна (купить партию скорее всего можно будет только в составе стоечного Dell или HPE):
Alveo U30 is not for sale as a stand-alone card. The card will be available as a turn-key real-time HD video transcoding appliance for evaluation from Xilinx or for sale through VARs (Value-added resellers).
PDF
Одновременно с сервером был анонсирован новый ускоритель U30
Интересно, что это первая т.н. networkless карта (ради удешевления?) семейства Alveo, и если верить спекам, похоже что первая - на семействе Zynq 😱
Но простым смертным U30 похоже не доступна (купить партию скорее всего можно будет только в составе стоечного Dell или HPE):
Alveo U30 is not for sale as a stand-alone card. The card will be available as a turn-key real-time HD video transcoding appliance for evaluation from Xilinx or for sale through VARs (Value-added resellers).
Гонения Master & Slave. Now in HW.
Ну всё, приплыли, сушите вёсла.
Это было прикольно когда не затрагивало HW индустрию: почитывать новости про выпиливание терминов из питона или смена дефолтного названия ветки на гитхаб, по похоже на то, что добрались до того, что нам так дорого: аппаратных интерфейсов, в т.ч.: SPI, I2C, Wishbone, AXI, SD, MIPI DSI. Первая ласточка: SPI.
Самое время поворчать о том, что "раньше было лучше". Это и так и не так одновременно. Если вспомнить родоначальника последовательных интерфейсов - UART, то уверен многие плюются до сих пор на юзабилити имён RXD & TXD - сколькокопий сломано дорожек на платах порезано из-за двоякой трактовки и необходимости доп.уточнения - где-то примечанием на схемах, где-то графическим обозначением направления (что уже дублирует функционал, возложенный на 1ю букву имени сигнала).
Затем при создании SPI была проделана серьёзная работа над ошибками: MOSI & MISO позволяли однозначно трактовать и функцию сигнала и давали гайд для безошибочной схемотехники.
Но теперь похоже всё изменится воины SJW похоже жаждут нас отбросить вкаменный UART-век, встречайте: MOSI SDO – Serial Data Out, MISO SDI – Serial Data In (странно что не сразу в TXD/RXD переименовали - видимо оставили пространство для будущих манёвров, через годик скажут что что 1ю букву могут неправильно интерпретировать как Slave и нужна еще одна нейминг-ре[з|в]олюция).
Вот неполный список компаний, который уже "преклонили колено" в угоду "моде": NXP, Infineon, Analog Devices, Bosch, TDK, ST, AKM, Melexis, ROHM.
TI & ARM - молодцы, пока держатся!
◦ Анонс
◦ Гайд по ренеймингу
Ну всё, приплыли, сушите вёсла.
Это было прикольно когда не затрагивало HW индустрию: почитывать новости про выпиливание терминов из питона или смена дефолтного названия ветки на гитхаб, по похоже на то, что добрались до того, что нам так дорого: аппаратных интерфейсов, в т.ч.: SPI, I2C, Wishbone, AXI, SD, MIPI DSI. Первая ласточка: SPI.
Самое время поворчать о том, что "раньше было лучше". Это и так и не так одновременно. Если вспомнить родоначальника последовательных интерфейсов - UART, то уверен многие плюются до сих пор на юзабилити имён RXD & TXD - сколько
Затем при создании SPI была проделана серьёзная работа над ошибками: MOSI & MISO позволяли однозначно трактовать и функцию сигнала и давали гайд для безошибочной схемотехники.
Но теперь похоже всё изменится воины SJW похоже жаждут нас отбросить в
Вот неполный список компаний, который уже "преклонили колено" в угоду "моде": NXP, Infineon, Analog Devices, Bosch, TDK, ST, AKM, Melexis, ROHM.
TI & ARM - молодцы, пока держатся!
◦ Анонс
◦ Гайд по ренеймингу
👍5
Об отладке прототипа SoC
Более 10ти лет назад когда FPGA были недостаточно большими для одновременного размещения там достаточно жирного IP (ЦОС) и CPU, мы разработали кастомный комбайн для РоС в реальном окружении: в FPGA загружалась IP-core цифрового радиотракта, шина обёртывалась во враппер для трансляции по ETH UDP, на хосте крутилась программа ("единая" для SoC и для хоста), которая "замыкала" петли в радиотракте, обращения программы в адресные пространства были тоже обёрнуты во враппер и транслировались на UDP. Для отлова "сложных" ситуаций можно было подключиться к симулятору, для которого на TCL был написан интерфейс к тому же UDP (что, докучи, позволяло гонять симулятор и хост-программу на разных тачках).
Затем, с выходом Vivado и новых семейств, Xilinx сделала макро JTAG-to-AXI, позволяющий из того же TCL читать и писать по AXI. TCL конечно для такого кейса не ахти какой выбор, да еще и работающий из под джававского шелла самого вивадо, но всё ж не надо забывать что конь дарённый (хотя знаю компанию, которая такое решение поставляет клиентам - стыд и скрам).
Вот теперь новый виток, с помощью этой опенсорс-приблуды можно гигантские потоки по USB3.0 гонять в/из AXI. Еще бы туда прикрутить AXI-stream опционально чтобы дампы прям с data-path снимать при дебаге наживую, но думаю это вопрос времени.
Следующий этап - это когда к чипу для дебага две дифф.пары будут подключаться: а остальное USB3.x будет внутри ПЛИС на базе MGT-трансиверов реализовываться - такой проект уже W.I.P в опенсорсе.
Просто представьте: для дебага на космической скорости вы просто добавляете на РСВ компактный USB-C. Всё!
Более 10ти лет назад когда FPGA были недостаточно большими для одновременного размещения там достаточно жирного IP (ЦОС) и CPU, мы разработали кастомный комбайн для РоС в реальном окружении: в FPGA загружалась IP-core цифрового радиотракта, шина обёртывалась во враппер для трансляции по ETH UDP, на хосте крутилась программа ("единая" для SoC и для хоста), которая "замыкала" петли в радиотракте, обращения программы в адресные пространства были тоже обёрнуты во враппер и транслировались на UDP. Для отлова "сложных" ситуаций можно было подключиться к симулятору, для которого на TCL был написан интерфейс к тому же UDP (что, докучи, позволяло гонять симулятор и хост-программу на разных тачках).
Затем, с выходом Vivado и новых семейств, Xilinx сделала макро JTAG-to-AXI, позволяющий из того же TCL читать и писать по AXI. TCL конечно для такого кейса не ахти какой выбор, да еще и работающий из под джававского шелла самого вивадо, но всё ж не надо забывать что конь дарённый (хотя знаю компанию, которая такое решение поставляет клиентам - стыд и скрам).
Вот теперь новый виток, с помощью этой опенсорс-приблуды можно гигантские потоки по USB3.0 гонять в/из AXI. Еще бы туда прикрутить AXI-stream опционально чтобы дампы прям с data-path снимать при дебаге наживую, но думаю это вопрос времени.
Следующий этап - это когда к чипу для дебага две дифф.пары будут подключаться: а остальное USB3.x будет внутри ПЛИС на базе MGT-трансиверов реализовываться - такой проект уже W.I.P в опенсорсе.
Просто представьте: для дебага на космической скорости вы просто добавляете на РСВ компактный USB-C. Всё!
Telegram
★𝗜𝗣𝕔𝕠𝕣𝕖𝕤★
FTDI FT601 SuperSpeed USB3.0 to AXI-Master allows an FT60x USB3.0 device to act as a high-performance AXI4 bus master.
Features:
◦ AXI-4 bus master with support for incrementing bursts and multiple outstanding transactions (for high performance)
◦…
Features:
◦ AXI-4 bus master with support for incrementing bursts and multiple outstanding transactions (for high performance)
◦…
'black hat' и 'white hat' под угрозой ребрендинга
Ну вот шаловливые ручонки SJW и BLM и до кибербезопасности дотянулись. На этот раз по инициативе VP of Engineering at Google (а точнее шантажом отказа выступать на Black Hat 2020) под замес попали такие термины как "black hat", "white hat" и MITM, причём вместо последнего предложено использовать бесполый PITM (people-in-the-middle), однако сообщество пока держится!..
Какие термины на очереди?.. Ева и Алиса?.. 👭
Исторически, чёрная и белая шляпы не имеют никакой связи с цветом кожи, а берут истоки из старых вестернов, где положительные герои носили белые шляпы, а негодяи - чёрные. В своё время данная аналогия была перенесена в кибер-безопасность.
Интересно как до сих пор RedHat не попал в эту переделку за явное лоббирование в названии коренного населения US? 🙄
Ну вот шаловливые ручонки SJW и BLM и до кибербезопасности дотянулись. На этот раз по инициативе VP of Engineering at Google (а точнее шантажом отказа выступать на Black Hat 2020) под замес попали такие термины как "black hat", "white hat" и MITM, причём вместо последнего предложено использовать бесполый PITM (people-in-the-middle), однако сообщество пока держится!..
Какие термины на очереди?.. Ева и Алиса?.. 👭
Исторически, чёрная и белая шляпы не имеют никакой связи с цветом кожи, а берут истоки из старых вестернов, где положительные герои носили белые шляпы, а негодяи - чёрные. В своё время данная аналогия была перенесена в кибер-безопасность.
Интересно как до сих пор RedHat не попал в эту переделку за явное лоббирование в названии коренного населения US? 🙄
❤1
Размер имеет значение
Какой-то тренд в последнее время на выпуск мини-, мико- и даже нано-плат для FPGA, моду тут задал ICEstick от Lattice, но неужели эволюция нас отбросила обратно в нулевые, когда мужчины мерялись телефонами (у кого меньше) ?!.. 🤦♂️
В случае ICEstick размер был объясним: плата за $20 (ниже себестоимости!) была отличным маркетинговым ходом, некоей заманухой, предлагающей на эвалюэйшен свежую ПЛИС от свежеприобретенной SiliconBlue. Экономили как могли, но доступный стик выпустили (даже впаяли USB-A, чтобы не комплектовать плату доп.кабелем).
Однако, в случае разработок энтузиастов, которые сегодня появляются как грибы после дождя для меня совершенно необъяснима экономия такого дешевого материала как текстолит. 🤷♂️
Нет, конечно для entry-level энтузиастов эти платы верх мечтаний: помигать светодиодом или даже вывести на него ШИМ и всё в этом роде с лихвой покрывается возможностями плат, но... не более того. Спасибо хоть на некоторых платах есть PMOD - стандантизированный дижилентом порт расширения для подключения своей периферии, но только единицы ставят его.
Собственно это был плач о том, почему же на отладки для ПЛИС не насыпят по максимуму ресурсов I/O, да еще и используют стандартизированные порты для расширения, а уж о таких вещах как PCI-E, хотя бы в М.2 исполнении (раз уж всё равно ставят ЕСР5) даже и мечтать страшно. 🙈
Какой-то тренд в последнее время на выпуск мини-, мико- и даже нано-плат для FPGA, моду тут задал ICEstick от Lattice, но неужели эволюция нас отбросила обратно в нулевые, когда мужчины мерялись телефонами (у кого меньше) ?!.. 🤦♂️
В случае ICEstick размер был объясним: плата за $20 (ниже себестоимости!) была отличным маркетинговым ходом, некоей заманухой, предлагающей на эвалюэйшен свежую ПЛИС от свежеприобретенной SiliconBlue. Экономили как могли, но доступный стик выпустили (даже впаяли USB-A, чтобы не комплектовать плату доп.кабелем).
Однако, в случае разработок энтузиастов, которые сегодня появляются как грибы после дождя для меня совершенно необъяснима экономия такого дешевого материала как текстолит. 🤷♂️
Нет, конечно для entry-level энтузиастов эти платы верх мечтаний: помигать светодиодом или даже вывести на него ШИМ и всё в этом роде с лихвой покрывается возможностями плат, но... не более того. Спасибо хоть на некоторых платах есть PMOD - стандантизированный дижилентом порт расширения для подключения своей периферии, но только единицы ставят его.
Собственно это был плач о том, почему же на отладки для ПЛИС не насыпят по максимуму ресурсов I/O, да еще и используют стандартизированные порты для расширения, а уж о таких вещах как PCI-E, хотя бы в М.2 исполнении (раз уж всё равно ставят ЕСР5) даже и мечтать страшно. 🙈
FPGA плата моей мечты
Собственно, а чего хотелось бы от FPGA платы?
Помимо возможности доступа к максимуму ресурсов I/O и стандартизированным портам расширения периферии?
Также важным пунктом является наличие набортного JTAG-адаптера и USB-to-UART, а если этим UART (через вспомогательные линии) можно учинять ресет платы (всей или только FPGA-части) - то разработчик такой платы сразу получит статус "золотые руки" от @EmbeDoka (Mojo V3 была очень близка к этому идеалу)
Пожалуй, это всё, с той лишь оговоркой, что стандарт расширения периферии должен быть "дешевым" и "удобным", т.е. всякие FMC и SYZYGY отпадают сразу. Под удобством тут понимается возможность подключения NAND FLASH или какого-нить гипотетического FT601 без каких-либо проблем и велосипедостроения: здесь, увы, отваливается и PMOD.
Основной поинт в контексте поста про миниатюризацию отладок для энтузиастов: выкиньте с платы по максимуму ненужной периферии, тем самым уменьшив стоимость и позвольте пользователю расширять самому по максимуму (насколько это позволяет ПЛИС) функционал за счёт приобретения (нужных ему) "допов", и совсем здорово, если эти допы можно будет использовать на других отладках.
PS: по поводу таких вещей как PCI-E и в целом о доступе к MGT трансиверам на тех чипах, где они имеются, вот такая мега-идея: выводим на USB3/USB-C коннекторы (в них, если надо, и для входного диф.клока найдутся пара лишних линий), а дальше хоть майнеровскими райзерами в хост на PCI-E прокидываем.
Собственно, а чего хотелось бы от FPGA платы?
Помимо возможности доступа к максимуму ресурсов I/O и стандартизированным портам расширения периферии?
Также важным пунктом является наличие набортного JTAG-адаптера и USB-to-UART, а если этим UART (через вспомогательные линии) можно учинять ресет платы (всей или только FPGA-части) - то разработчик такой платы сразу получит статус "золотые руки" от @EmbeDoka (Mojo V3 была очень близка к этому идеалу)
Пожалуй, это всё, с той лишь оговоркой, что стандарт расширения периферии должен быть "дешевым" и "удобным", т.е. всякие FMC и SYZYGY отпадают сразу. Под удобством тут понимается возможность подключения NAND FLASH или какого-нить гипотетического FT601 без каких-либо проблем и велосипедостроения: здесь, увы, отваливается и PMOD.
Основной поинт в контексте поста про миниатюризацию отладок для энтузиастов: выкиньте с платы по максимуму ненужной периферии, тем самым уменьшив стоимость и позвольте пользователю расширять самому по максимуму (насколько это позволяет ПЛИС) функционал за счёт приобретения (нужных ему) "допов", и совсем здорово, если эти допы можно будет использовать на других отладках.
PS: по поводу таких вещей как PCI-E и в целом о доступе к MGT трансиверам на тех чипах, где они имеются, вот такая мега-идея: выводим на USB3/USB-C коннекторы (в них, если надо, и для входного диф.клока найдутся пара лишних линий), а дальше хоть майнеровскими райзерами в хост на PCI-E прокидываем.