구글 Gemini 앱 다운로드 증가 및 체류 시간

: 여름 Nano Banana 바이럴 이후 모바일 앱 월간 사용자수는 4억 명에서 6.5억 명으로 증가

: 신규 앱 다운로드 수는 챗GPT와 격차 축소 + 평균 체류 시간은 챗GPT 추월

어드밴스드 패키징과 HBM4 통합의 맥락에서 베이스 다이(Base-Die)가 중요한 역할을 하게 될 것입니다. 이 베이스 다이는 더 이상 마이크론, 삼성전자, SK하이닉스와 같은 메모리 제조업체가 생산하지 않게 됩니다. 대신 비교적 쉽게 통합할 수 있는 표준 호환 베이스 다이가 도입될 예정입니다.

베이스 다이 자체에서도 개선이 이루어질 예정인데, 기존 DRAM 표준 공정이 아닌 N12라는 훨씬 더 진보된 공정이 사용되기 때문입니다. TSMC는 이를 통해 작동 전압을 1.1V에서 0.8V로 낮추고, 효율성을 1.5배 높일 수 있다고 설명합니다. HBM4에는 표준화된 물리적 인터페이스인 표준 PHY가 사용됩니다.

HBM4E(또는 C-HBM4E)에서는 N3P 공정으로의 큰 도약이 예정되어 있습니다. TSMC는 전압을 0.8V에서 0.75V로 추가로 낮추고, 현재 DRAM 공정 대비 효율성을 2배 높일 수 있다고 언급합니다. 또한, 이 단계에서는 일반적으로 HBM이 연결되는 칩(로직 칩)에 위치하던 메모리 컨트롤러가 베이스 다이로 이동하게 됩니다. 따라서 물리적 인터페이스(PHY) 역시 특정 솔루션이 적용됩니다.

HBM4는 AMD의 Instinct MI400 시리즈와 엔비디아의 Rubin 세대와 같은 AI 가속기에 처음으로 적용될 예정입니다. AMD 가속기의 경우 432GB 용량과 19.6 TB/s의 메모리 대역폭을 달성하게 되며, 엔비디아의 Rubin 세대 또한 20 TB/s에 도달할 것으로 보입니다.

TSMC의 패키징 옵션: CoWoS, SoIC, SoW
어드밴스드 패키징에는 CoWoS(Chip on Wafer on Substrate), InFO(Integrated Fan-Out), TSMC-SoW(System on Wafer)가 포함됩니다. SoW는 예를 들어 세레브라스(Cerebras) 제품에 적용되고 있으며, SoW-P와 SoW-X로 발전하고 있습니다. InFO는 브릿지를 통한 직접적인 칩 연결 방식으로, AMD가 Instinct 가속기에 이를 활용합니다. TSMC는 InFO-POP과 InFO-2.5D를 통해 칩 설계의 유연성을 높이려 하지만, 이는 복잡성을 증가시키는 요인이기도 합니다.

CoWoS는 여전히 핵심 사업이며, 컴퓨팅 칩렛(Chiplet)과 최대 8개의 HBM 칩을 결합합니다. 2016년 N16 공정의 HBM 4개 탑재, 레티클(Reticle) 크기 한계의 1.5배인 CoWoS-S로 시작된 개발은, 현재 N5/N4 공정 기반 HBM 8개 탑재, 레티클 한계의 3.3배에 달하는 CoWoS-S로 발전했습니다. CoWoS-R은 더 높은 인터커넥트 대역폭을 제공하며 N3 칩을 지원합니다.

차세대인 CoWoS-L은 레티클 한계의 5.5배(약 4,500mm²) 크기에 최대 12개의 HBM3E/HBM4 칩을 통합할 수 있게 하며, 이는 2026년 예정된 AMD의 Instinct MI450X와 엔비디아의 Vera Rubin과 같은 AI 가속기에 맞춰진 것입니다. 2027년에는 A16 공정, 레티클 한계의 9.5배, 12개 이상의 HBM 칩을 지원하는 CoWoS-L이 계획되어 있습니다.

SoIC를 활용한 3D 스태킹(적층)의 중요성도 커지고 있습니다. 3D V-Cache는 이미 컴퓨팅 칩렛 위나 아래에 SRAM 칩을 배치할 수 있음을 입증했습니다. 현재는 범프 피치(Bump Pitch) 6µm의 N4-on-N5 구성이 생산되고 있으며, 칩 크기는 레티클 한계의 0.4배에서 0.8배로 커졌습니다. 올해부터 TSMC는 N3-on-N4 기반의 SoIC를 시작하며, 이론적으로 각 칩은 830mm²에 달할 수 있고 상단 칩에 대한 크기 제한은 없습니다.

설계 복잡성 해결: 3Dblox

TSMC는 파트너 및 고객과의 협업에서 2.5D/3D 패키징의 복잡한 구조를 최대한 간단하게 기술하고 명확히 정의하는 것을 중요하게 여깁니다. TSMC가 개발한 "3Dblox" 언어는 칩 설계 내에서 계층적 구조를 정의하고 구조화하여, 이러한 설계 블록을 여러 번 재사용할 수 있게 합니다. 이 계층화 및 모듈화 원칙 덕분에 한 번의 검증으로 충분합니다. 예를 들어, 모든 마이크로 범프(µBump)가 올바르게 연결되었는지 확인하는 인터페이스 체크를 한 번만 수행하면, 이후 이 검증된 블록은 재검증 없이 설계 내에서 횟수 제한 없이 사용할 수 있습니다.

3Dblox 프레임워크의 또 다른 중요한 기능은 레이어 투영(Layer Projection)을 통해 수행되는 DRC(Design Rule Checking)를 이용한 칩렛 간 검증(Inter-Chiplet-Verification)입니다. 이는 여러 칩렛이 상호 작용할 때 설계 규칙이 준수되는지 확인합니다.

오늘날 현대적인 고집적 칩의 대형 패키지에는 1억 개 이상의 마이크로 범프를 배치하고 올바르게 배선해야 합니다. 미세화가 진행됨에 따라 복잡성은 증가하고 있습니다. 지금까지 접점 간 거리인 범프 피치는 약 9µm였으나, 이제 칩렛용으로 5µm 피치를 목표로 하고 있습니다. 패키징 기술별로 보면 CoWoS-S는 약 1,500만 개, CoWoS-L은 약 5,000만 개, SoW 솔루션은 최대 4억 개의 범프가 필요합니다.

기판(Substrate), 인터포저(Interposer), SoC 등 사용되는 구조 부품의 다양성은 서로 다른 범프 피치를 수반합니다. 3D 스태킹에서 올바른 연결 할당을 보장하려면 관련 레이어의 정렬을 정밀하게 조정해야 합니다. 물리적 설계(Physical Design), 특히 플로어플래닝(Floorplanning, 배치 설계) 단계에서 디자인 블록은 특정 3D 범프 패턴과 연동됩니다. 이를 통해 최상위 SoC 레벨에서 기판까지 단계적으로 블록을 도출할 수 있습니다. 설계 과정 중 플로어플랜이 변경되더라도 이미 검증되고 할당된 디자인 블록을 유연하게 적용할 수 있어, 수정 사항을 효율적이고 일관성 있게 구현할 수 있습니다.

https://www.hardwareluxx.de/index.php/news/allgemein/wirtschaft/67596-tsmc-3dfabric-und-c-hbm4e-advanced-packaging-und-custom-base-dies-f%C3%BCr-hbm4-e.html